2014年04月25日10:32
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本次硅谷之行的第三天，筆者又見到了老朋友，Mentor董事會主席兼CEO Walden C. Rhines（見圖1）。這次，有著數十年資深技術背景的Walden既沒有談具體EDA技術，也沒有講市場，而是回顧了EDA驗証的歷史變遷。
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| 圖1 Mentor董事局主席兼CEO Walden C. Rhines（右），副總裁兼設計驗証技術部總經理John Lenyo（左） |
邁入驗証3.0時代
在早期的中小規模（SSI/MSI）集成電路設計和驗証中，基本靠設計師手工設計和布局，然后是架構、測試、重復設計，直至項目完成。
1973年4月12日，美國加州大學伯克利分校電子工程系電工實驗室的L.W.Nagel和D.O.Pederson，開發出了電路仿真軟件SPICE。借助這款軟件，設計師可快速可靠地驗証電路設計並預測電路性能。
隨著10萬門以上大型設計對仿真的需求，1982年，Mentor開發出了基於IDEA工作站的QiuickSim數字電路仿真器。
Walden把這個時期稱為“驗証0.0時代”。
此后，便進入了寄存器傳輸級描述的“驗証1.0時代”。這個時期的設計特點是，更加關注描述語言及性能提升。
代表性語言是VHDL。1981年，美國國防部提出了VHSIC語言。1983年，IBM、TI及Intermetrics獲得了相關開發合同。1987年，VHDL被確定為IEEE1076標准語言。
1984年，GateWay設計自動化公司的Phil Moorby創建了Verilog HDL語言。1989年，GateWay被Cadence收購。1995年，Verilog成為IEEE1364標准語言。
另外，RTL加速仿真提升了硬件性能。
接著，芯片設計又進入了更加關注方法學的測試平台（testbench）自動化“驗証2.0時代”。2002年，SystemVerilog語言出現。
Walden稱，他曾在2004年設計自動化大會（DAC）的CEO圓桌論壇上與新思（Synopsys）CEO Aart de Geus的激辯中，力挺SystemVerilog，並提出業界應該創建一個SystemVerilog的設計環境。令他欣慰的是，同年，SystemVerilog被批准為IEEE1800標准語言。
目前，在10多億美元的驗証市場上，SystemVerilog已成為測試平台主流驗証語言，且遠高於VHDL、System和C/C++等。
隨著復雜度更高的SoC設計項目的增加，例如，系統中含有多個嵌入式內核、異構處理器、復雜的系統內部互連、存儲器共享、片上網絡及多級緩存，“芯片開始驗証轉向系統級驗証，側重於軟硬件協同驗証的設計終於邁入了‘驗証3.0時代’”。 Walden指出。
隨著工藝節點的發展，嵌入式軟件工程師激增，16nm工藝時代是90nm時的17倍。同時，處理器的工作頻率也達3GHz以上。
對於系統及驗証，仿真更是必須。而驗証的關鍵是軟硬件協同。仿真也需從設計師的實驗室轉向數據中心。
Walden表示，驗証3.0時代需要企業級的解決方案，包括調試、驗証IP、用戶接口、測試平台仿真、斷言及覆蓋。
企業級驗証平台
Mentor副總裁兼設計驗証技術部總經理John Lenyo（見圖1）對2014年6月即將上市的企業驗証平台（EVP）進行了詳細闡述。EVP結構示意圖如圖2所示。
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| 圖2 Mentor的企業級驗証平台（EVP） |
該驗証平台包括：①仿真加速操作系統Veloce OS3、②統一的硬件調試環境Visualizer、③軟件調試器Codelink，④支持Questa和Veloce的驗証IP。因此，可形成全球范圍的資源數據中心（見圖3）。
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| 圖3 Mentor數據中心裡的容納幾十台Veloce仿真加速器的機櫃 |
①Veloce OS3支持低功耗的UPF驗証﹔SystemVerilog功能覆蓋率和基於斷言的驗証﹔及SystemVerilog、UVM和C/C++測試平台。具有高覆蓋率收斂流程，並進行應用程序軟件關鍵的SoC子系統的流片前性能分析。為了最大程度地復用驗証平台，按照UVM/RTL標准，為仿真和加速模式專門設計了驗証IP。在保証功能的前提下，可比單獨仿真性能提高1000倍（見圖4）。
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| 圖4 Veloce OS3可加速現有的仿真驗証環境 |
可用虛擬環境取代實際硬件。PCIe、以太網和USB等標准接口，都可在工作站中實現虛擬化。
Veloce OS3 VirtuaLAB外圍設備是立即可重配的,可支持世界各地的多個項目團隊。OS3企業服務器能夠有效地管理全球硬件仿真加速器資源，並將其導入商業隊列管理器中，形成單一的高容量實體。企業服務器決定著每項工作的優先順序，迅速切換優先項目。
②有了SoC設計軟件，設計團隊就可將大部分驗証時間用於調試。因此，提高從模塊到系統的調試效率十分重要。Visualizer調試器、仿真和硬件加速器具備處理現有最大SoC的容量和性能。Visualizer調試器提供了高效的RTL、門級和測試平台的調試，包括自動追蹤以快速精確定位出錯誤的根本原因，協議和事務級調試，自帶的UVM和SystemVerilog基於類的調試功能，及低功耗UPF調試。仿真和硬件加速的交互模式和后仿真模式也具有上述功能。
③在具備啟動OS的功能后，SoC簽發（signoff）解決方案才得以完善。軟件調試操作系統時，往往需要較多的思考時間，而硬件加速器處於空閑狀態。OS3將思考時間轉移到Codelink工具上，Codelink工具最多可同時支持10個設計師進行JTAG調試，且回放軟件執行速度為100MHz。借助OS3，硬件加速器可以全速執行各任務，而軟件進行離線調試。上述功能可在設計周期中最大程度地提高調試效率，並盡可能早地啟動OS。
④驗証IP支持Questa和Veloce，具有共同的仿真驗証和測試平台特性，軟件可移植，測試環境可重用（見圖5）。
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| 圖5 驗証IP具有測試平台可移植性 |
許多 SoC項目的驗証數據有多個來源，需對驗証數據合並與綜合分析，以評估實際項目的完成情況。Veloce OS3 和Questa 10.3可將所有斷言、覆蓋率和運行時間數據，包括硬件仿真、形式驗証、仿真、混合信號和低功耗等，寫入共同數據庫。借助共同數據庫、Questa驗証管理工具和測試計劃，驗証小組能夠立即查看覆蓋率情況，准確查出無效測試，縮短數據合並時間，提高回歸測試的吞吐率，減少調試時間，從總體上提高產品質量和生產率。
EVP 統一覆蓋數據庫 (UCDB)支持統一覆蓋互通性標准(UCIS)，在了解其它驗証引擎已取得的覆蓋率的情況下，優化下載到硬件加速器的邏輯的覆蓋率，縮短編譯時間，節約硬件仿真資源，創建更智能的覆蓋率收斂流程。
最后，Lenyo總結指出，實際上，企業驗証平台就是把虛擬原型、架構分析和軟硬件加速仿真結合在一起，使從最初設計創意、硅片制造到成品的整個驗証過程均從基本驗証引擎中提取出來。（作者：恩平，日經技術在線！供稿）
